Vou projetar, depurar e simular projetos verilog rtl para fpga

Sou estudante de Engenharia Eletrônica com 3 anos de experiência anterior em Design de Lógica Digital, Verilog HDL e desenvolvimento RTL. Tenho experiência em circuitos digitais, design de FSM, contadores, implementação de ALU e projetos de hardware baseados em simulação.

Minhas áreas de especialização incluem:

• Design RTL usando Verilog
• Design de Máquina de Estados Finitos (FSM)
• Design de circuitos combinacionais e sequenciais
• Contadores, registradores, ALU, multiplexadores
• Escrita de testbench e análise de formas de onda
• Simulação usando ModelSim e Vivado
• Simulação de circuitos digitais no Proteus e Logisim
• Depuração e otimização de código Verilog
• Conceitos de design digital compatíveis com FPGA

Sou dedicado a construir relacionamentos profissionais sólidos, entregando trabalhos limpos, organizados e compreensíveis, com comunicação adequada e pontualidade.

O que você receberá:

• Código fonte em Verilog
• Módulos RTL bem comentados
• Testbenches
• Resultados de simulação e formas de onda
• Tabelas-verdade (se necessário)
• Esquema ou explicação lógica
• Documentação e comentários adequados

Posso ajudar com:

• Projetos universitários
• Tarefas de laboratório
• Projetos pessoais de RTL
• Sistemas digitais de nível iniciante a intermediário

Nota: Por favor, entre em contato comigo antes de fazer um pedido