Vou projetar, depurar e otimizar sistemas digitais riscv usando systemverilog e c

Sou um Engenheiro de Design Digital com mais de 2 anos de experiência em sistemas digitais e arquitetura de computadores na indústria de semicondutores.

Ofereço serviços de desenvolvimento, verificação e depuração RTL RISCV usando SystemVerilog e Verilog, alinhados com fluxos de desenvolvimento e verificação de hardware padrão da indústria. Meu trabalho enfatiza RTL limpo, sintetizável, precisão funcional e implementação orientada à verificação.

Tenho experiência prática trabalhando com processadores de ciclo único e pipeline, incluindo arquiteturas RISC de 16 e 32 bits, além de interfaces UART e AMBA AXI, usando fluxos de trabalho baseados em Vivado.

O que posso fazer

Desenvolvimento RTL

• Implementação RTL em SystemVerilog / Verilog
• Estilo de codificação modular e sintetizável
• Implementação de datapath e lógica de controle
• Trabalho de microarquitetura de processadores

Verificação & Depuração

• Planejamento de testes de verificação
• Implementação de testbench direcionado
• Depuração RTL e análise de waveform
• Validação funcional e isolamento de problemas

Protocolos & Interfaces

• Implementação e validação de UART
• Manipulação do protocolo AMBA AXI

Sinta-se à vontade para me contatar para uma conversa antes de fazer seu pedido.