Vou projetar um processador risc v ou mips em verilog com testbench

Está com dificuldades em um trabalho ou projeto de design de processador RISC-V ou MIPS?

Eu projeto, implemento e simulo processadores RISC-V/MIPS de ciclo único e pipeline em Verilog, feitos para te ajudar a entender a arquitetura, cumprir seu prazo e passar na sua avaliação ou viva com confiança.

O que você recebe:

• Código Verilog limpo e bem comentado
• Testbench + formas de onda de simulação (ModelSim/QuestaSim/Icarus Verilog + GTKWave)
• Suporte para subconjuntos de instruções principais RV32I / MIPS (subconjuntos personalizados mediante solicitação)
• Explicação escrita/opcional relatório do datapath e lógica de controle

Por que trabalhar comigo:

• Sólida formação em arquitetura de computadores e design digital
• Simulações claras e funcionais, não apenas código que "deveria" funcionar
• Comunicação rápida e responsiva

Antes de fazer seu pedido: envie uma mensagem com seus requisitos de ISA (quais instruções, ciclo único ou pipeline, necessidade de tratamento de hazards?) para que eu possa recomendar o pacote ideal.