Eu farei a codificação verilog do sistema para fpga e asic

Olá! Obrigado por visitar meu Serviço.

Traduzirei suas especificações de projeto para RTL usando HDL Verilog/System Verilog para programar FPGAs ou projetar ASICs . Posso verificar a funcionalidade do seu código Verilog, depurá-lo e realizar análises de cobertura, incluindo:

• Código (Bloco, Expressão, Alternância)
• FSM
• Funcional

Posso projetar o projeto com diferentes protocolos (por exemplo, SPI) e posso projetar em qualquer nível, por exemplo, ALU, Somadores, Multiplicadores, Algoritmos, etc. Meus serviços incluem:

• Esquema de blocos
• Design RTL
• Verilog HDL/Sistema Verilog
• Bancada de teste
• Simulações
• Verificação
• FPGA
• Síntese Lógica
• Design Físico incluindo Layout
• Análise de Cobertura
• SVA (Afirmações Verilog do Sistema)
• Verificação da Netlist

Ferramentas que utilizo:

• Xilinx Vivado
• Xilinx ISE
• Incisivo/Xcelium/VCS
• Modelsim
• Gênero
• Innovus
• Virtuoso
• Openlane
• Iverilog

Observação: pedimos que você entre em contato comigo antes de fazer o pedido se o seu projeto for complexo, para que possamos concordar e definir as especificações do design antes que o pedido seja feito.