Vou corrigir bugs, consertar e verificar seu design RTL de FPGA em verilog, vhdl ou systemverilog

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Zeerak

Paquistão

Eu falo Inglês, Urdu, Pashto, Hindi

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Engenheiro de FPGA e Design RTL, Verilog VHDL SystemVerilog Vivado

Engenheiro de FPGA & RTL Design | Mais de 4 anos | Verilog, VHDL, SystemVerilog, Vivado Eu projeto, verifico e depuro sistemas digitais confiáveis para startups, pesquisadores e engenheiros ao redor ...
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Sobre este Serviço

Seu projeto de FPGA em Verilog, VHDL ou SystemVerilog está falhando na simulação ou no hardware? Deixe-me depurar, corrigir e verificar.


Sou Engenheiro de Design de Hardware com mais de 4 anos de experiência na indústria em design RTL, verificação de FPGA e depuração digital. Já entreguei projetos testados na SWARM (defesa, RF), ERAYS Technologies e no Instituto Nacional de Eletrônica.


Eu vou:

Depurar e corrigir código existente em Verilog, VHDL, SystemVerilog

Encontrar violações de timing, incompatibilidades na simulação e erros de síntese

Escrever testbenches em SystemVerilog e UVM

Verificar no ModelSim, QuestaSim, Vivado XSim, Icarus

Implementar e dar boot no Vivado, Quartus, Xilinx ISE, Vitis HLS

Resolver problemas de integração de AXI, I2C, SPI, UART e Zynq SoC

Melhorar o fechamento de timing, consumo de energia e área

Fornecer RTL sintetizável com relatórios limpos


Hardware testado: Nexys A7, Basys 3, Zybo, ZedBoard, ZC706, DE10-Lite.

Ferramentas: Vivado, Quartus, ModelSim, QuestaSim, Vitis HLS, ChipScope, ILA, TCL, Git, PetaLinux.


O que você recebe:

Bitstream funcional ou RTL corrigido

Alterações documentadas e relatório de correção

Consulta prévia gratuita


Por favor, envie uma mensagem antes de fazer o pedido com seu código ou problema.

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Tela Inteira
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Plataforma:

Qualcomm Snapdragon

Especialidade:

Desenvolvimento de firmware

•

Depuração

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Programação

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