Vou escrever código RTL em VHDL, Verilog com testbench e simulação no Vivado

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Waleed Hassan

Paquistão

Eu falo Urdu, Inglês

Design FPGA VHDL Verilog MATLAB e Python

Eu projeto e verifico hardware digital — RTL em VHDL e Verilog, com testbenches que comprovam que o projeto realmente funciona. Meu trabalho cobre lógica combinacional e sequencial, máquinas de estad...
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Sobre este Serviço

Faço design e verificação de RTL em VHDL e Verilog, devidamente testados.


A maioria consegue escrever código que compila. Eu escrevo código limpo, sintetizável e que vem com um testbench que realmente prova que funciona.


O QUE VOCÊ RECEBE

- RTL bem comentado, sintetizável (VHDL ou Verilog, sua escolha)

- Um testbench funcional com casos de teste reais

- Capturas de tela do waveform da simulação

- Arquivos fonte que você pode abrir e rodar sozinho


O QUE EU CONSTRUO

- Lógica combinacional e sequencial: somadores, ALUs, multiplicadores, comparadores

- Máquinas de estados finitos: controladores, detectores de sequência, manipuladores de protocolo

- Contadores, registradores de deslocamento, arquivos de registro, blocos de memória

- Controladores UART / SPI / I2C

- Datapaths, pipelines, núcleos de processador (RISC-V)

- Testbenches e verificação para código que você já possui


FERRAMENTAS

Vivado (principal), GHDL, ModelSim. Me diga qual você usa e eu ajusto.


TRABALHOS RECENTES

Um processador RISC-V pipeline de 5 estágios em VHDL com preditores de desvio de 1, 2 e 3 bits, encaminhamento completo, lógica de stall e flush, validado contra um modelo de referência em Python.


Envie sua especificação antes de pedir. Direto, te digo se consigo fazer e qual pacote se encaixa.

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write vhdl verilog rtl code with testbench and vivado simulation
Tela Inteira
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Plataforma:

FPGA

Especialidade:

Microcontroladores

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Programação

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