Eu vou projetar, simular e depurar sistemas FPGA em verilog e vhdl

Oi, eu sou a Rana, estudante de Engenharia Elétrica especializada em Sistemas Embarcados e Design Digital, com experiência prática em Verilog, VHDL e design de lógica digital baseado em FPGA.

**EU OFEREÇO:**

- Codificação em Verilog & VHDL / design RTL

- Design e simulação de lógica digital (circuitos combinacionais e sequenciais)

- Design de Máquina de Estado Finito (FSM)

- Desenvolvimento de testbench e verificação por simulação

- Verificação avançada usando cocotb e pyuvm (UVM baseado em Python)

- Depuração e otimização de código Verilog/VHDL existente

**COMO EU TRABALHO:**

Começo entendendo suas necessidades, depois escrevo um código limpo, bem comentado e pronto para síntese. Cada módulo é simulado e verificado com um testbench adequado antes da entrega, assim você recebe um projeto funcional e testado, não apenas o código fonte.

**FERRAMENTAS QUE USO:**

ModelSim, GTKWave, Icarus Verilog, Xilinx Vivado, Intel Quartus, cocotb, pyuvm

**O QUE VOCÊ RECEBE:**

- Código fonte

- Testbench

- Resultados de simulação / formas de onda

- Documentação

**POR QUE ME ESCOLHER:**

- Comunicação clara e respostas rápidas

- Código limpo, bem estruturado e comentado

- Métodos modernos de verificação (cocotb/pyuvm) junto com testbenches tradicionais

- Trabalhos, tarefas de curso e projetos profissionais