Vou projetar e verificar módulos rtl de fpga em verilog ou vhdl

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Alex

Reino Unido

Eu falo Inglês

Engenheiro de FPGA

Engenheiro de Design FPGA especializado em design digital e sistemas embarcados. Tenho experiência em desenvolvimento VHDL/Verilog, FPGAs da Xilinx e Microchip, AXI, DDR, processamento de imagem e int...
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Sobre este Serviço

Sou engenheiro de design de FPGA com experiência em produção usando Verilog e VHDL

em dispositivos Xilinx (Vivado/Vitis), Microchip (Libero, PolarFire) e Altera (Quartus).


O QUE VOCÊ RECEBE

- RTL sintetizável: código limpo, comentado e livre de lint

- Uma testbench auto-verificável e formas de onda de simulação que comprovam seu funcionamento

- Relatórios de síntese e timing, não apenas um zip com os arquivos fonte

- Uma breve nota de projeto explicando arquitetura, interfaces e suposições


TRABALHOS TÍPICOS

- Periféricos AXI4 / AXI-Lite / AXI-Stream, pontes e caminhos DMA

- Pipelines de processamento de imagem e vídeo

- Blocos DSP: filtros, CIC, front-ends FFT

- Integração de DDR e interfaces de alta velocidade

- Crossing de domínios de clock e fechamento de timing


FERRAMENTAS

Vivado, Vitis, Libero SoC, Quartus, ModelSim/QuestaSim, etc.


COMO FUNCIONA

Você recebe atualizações de progresso em pontos de verificação combinados e evidências de simulação

antes da entrega, para que não haja surpresas no final.


Não sabe como definir o escopo do seu projeto? Envie sua especificação, diagrama de blocos ou

folha de dados. Eu te direi honestamente se é compatível, quanto vai custar

e quanto tempo vai levar, antes de você fazer qualquer pedido.

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design and verify fpga rtl modules in verilog or vhdl
Tela Inteira
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Tela Inteira
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Plataforma:

FPGA

Especialidade:

Desenvolvimento de firmware

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Depuração

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