Vou projetar e otimizar aceleradores de IA para fpga e asic

Você está procurando um acelerador de IA personalizado, matriz systolic, design de FPGA ou solução RTL pronta para ASIC?

Eu vou projetar e otimizar aceleradores de hardware de IA usando Verilog/SystemVerilog para aplicações em FPGA e ASIC. Os serviços incluem aceleradores de matriz systolic, design de MAC e elementos de processamento, motores de multiplicação de matrizes, aceleradores CNN, caminhos de dados INT4/INT8, pipeline, zero-skipping, arquiteturas conscientes de sparsidade e unidades aritméticas personalizadas.

Posso fornecer design RTL, simulação, verificação, testbenches, análise de waveform, código pronto para síntese, diagramas de blocos e documentação técnica.

Ferramentas e fluxos suportados incluem ferramentas de síntese Cadence com PDK de 45 nm, Xilinx Vivado, Yosys, OpenLane, Verilator, Icarus Verilog, GTKWave e fluxos ASIC de código aberto usando SKY130.

Os designs podem ser otimizados para área, tempo, energia, throughput, latência ou uso de recursos do FPGA. Os entregáveis podem incluir código fonte, testbench, relatórios de síntese, análise de tempo e área, netlists e diagramas de arquitetura.

Por favor, entre em contato antes de fazer o pedido para discutir seu modelo, precisão, FPGA ou PDK alvo, meta de clock e entregáveis necessários.