Eu vou depurar seu projeto FPGA, corrigir problemas de timing e de build no vivado

Se seu projeto FPGA estiver travado, eu posso encontrar o problema e consertar. Casos comuns: timing que não fecha, uma transação AXI que fica presa, um projeto que funciona na simulação mas não no hardware, ou corrupção intermitente de dados.

Eu trabalho com violações de timing e fechamento de timing (restrições, floorplanning, pipelining), bugs em AXI/DDR/DMA e data-path, problemas de clock e reset, crossing de domínios de clock, erros na build e implementação do Vivado, além de otimização de latência ou throughput.

Envie seu projeto ou apenas os arquivos relevantes, com uma descrição clara do sintoma. No pacote Basic, faço o diagnóstico do problema e te digo exatamente o que está errado e como consertar. No Standard e Premium, eu conserto e verifico a solução.

Tenho 7 anos de experiência depurando sistemas FPGA de alta velocidade em produção, incluindo PCIe, Ethernet 100/400G, DDR e RFSoC. Me envie uma mensagem com o sintoma antes de fazer o pedido, assim posso te orientar para o nível adequado.