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Eu vou fazer laboratórios, projetos e modelos em verilog, systemverilog, vhdl, vivado, ise, quartus e modelsim
Experiente em Engenharia de Software e Hardware de Computadores
Olá a todos, me procure se estiver procurando pelas seguintes habilidades:
--Habilidades em Software de Computador--
- Java & Eclipse
- Python & Processamento de Imagens
- C / C++ / C#
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Sobre este Serviço
Eu ajudo estudantes de faculdade e universidade que estão presos com Simulações em Verilog / System Verilog / VHDL, Testbenches ou Projetos, Labs ou Tarefas de FPGA sintetizáveis.
Se seu projeto está apresentando erros na simulação ou síntese, se comportando de forma incorreta ou não atendendo aos requisitos do laboratório, eu vou depurar e corrigir o problema, para que seu código funcione como esperado.
Este serviço é ideal para:
- Tarefas de laboratório em Verilog / SystemVerilog / VHDL
- Projetos e tarefas
- Erros em Vivado / ModelSim / Quartus / FPGA / Blackboard
- Problemas de lógica, temporização, síntese ou simulação
O que eu ofereço:
- Depuração e correção de código Verilog existente
- Completar Labs completos e projetos de semestre/regulares
- Corrigir erros de simulação e síntese
- Suporte em Testbench e verificação de waveform (quando necessário)
- Explicação clara do que estava errado e como foi corrigido
Eu também posso te ensinar Lógica Digital, Design de Sistemas Digitais, FPGA e Codificação em Verilog online.
Plataforma:
FPGA
Perguntas frequentes
Tradução automática
Que tipo de trabalho com Verilog você ajuda?
Eu ajudo na depuração e correção de código Verilog / SystemVerilog existente, incluindo erros de simulação, problemas de síntese, saídas incorretas e problemas em FPGA a nível de laboratório.
Você escreve projetos completos do zero?
Resposta: Sim, todos os tipos de projetos educacionais ou regulares podem ser feitos do zero. Design completo de RTL, simulação, sínteses e documentação serão fornecidos.
Quais ferramentas você usa?
Vivado, ISE, ModelSim, Quartus e outras ferramentas padrão de FPGA, dependendo das suas necessidades.
Você vai explicar a solução?
Sim. Podemos fazer uma reunião online também, se necessário.
Você pode ajudar com tarefas e trabalhos de laboratório?
Sim. Posso ajudar em exercícios de laboratório, tarefas e designs de RTL. Podemos fazer uma reunião online se precisar.
O que você precisa de mim para começar?
Vou precisar das declarações do projeto, manuais de laboratório ou quaisquer detalhes necessários para começar o trabalho. Se você já tiver algum código, precisarei de: - Seus arquivos Verilog - Mensagens de erro ou capturas de tela (se houver) - Ferramenta utilizada (Vivado, ModelSim, etc.) - Uma descrição breve do problema
Quão rápida é a entrega?
Depende da complexidade da tarefa. O tempo de entrega para tarefas urgentes pode variar de 2 horas a alguns dias.
Você fornece síntese de FPGA ou capturas de tela de waveform?
Sim, quando necessário, posso fornecer waveforms de simulação, resultados de síntese ou capturas de tela como parte da entrega.
