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Vou escrever código verilog e simular designs de FPGA no vivado
Sou estudante de Engenharia Elétrica que adquiri habilidades intermediárias realizando trabalhos de projetos das minhas disciplinas. Tenho boas habilidades intermediárias em Circuitos, Modelagem 3D, R...
Sobre este Serviço
Posso fornecer códigos Verilog otimizados, limpos e bem documentados para seu projeto de lógica digital ou FPGA.
Como estudante de Engenharia Elétrica, tenho ampla experiência prática em projetos de lógica digital (DLD) e FPGA, realizados na forma de projetos acadêmicos e pessoais. Seja você precisa de uma lógica combinacional simples ou de uma Máquina de Estados Finitos (FSM) complexa, entregarei um código Verilog robusto, sintetizável e personalizado às suas necessidades.
Serviços que ofereço:
- Codificação Verilog: Escrever códigos limpos, modulares e otimizados.
- Design de lógica digital: Projetar registradores, ALUs, contadores, módulos de RAM/ROM.
- Máquinas de Estados Finitos (FSM): Desenvolver FSM eficientes de acordo com os requisitos do projeto.
- Testbench & simulações: Verificar designs usando simulações comportamentais e fornecer testbenches completos.
- Implementação em FPGA: Preparar designs para implantação no hardware alvo (incluindo mapeamento de restrições).
Ferramentas & Hardware
- Software: Xilinx/AMD Vivado, Modelsim, Logisim
- Ambientes de hardware: Basys3, séries Nexys e arquiteturas Xilinx FPGA em geral
Plataforma:
FPGA
Especialidade:
Programação
Perguntas frequentes
Tradução automática
Quais arquivos receberei após a entrega do projeto?
Você receberá todos os arquivos fonte .v necessários (incluindo módulos de topo, sub-módulos e testbenches). Dependendo do pacote escolhido, também incluirei capturas de tela de formas de onda simuladas, diagramas de temporização e um relatório técnico detalhado em PDF explicando a arquitetura do hardware.
Você consegue otimizar o código para uma placa de desenvolvimento FPGA específica?
Sim, com certeza! Se você for implantar o design no hardware, informe-me qual placa alvo específica (por exemplo, Basys 3, Nexys ou outras arquiteturas Xilinx). Se você fornecer os requisitos de pinos ou o arquivo de restrições mestre (.xdc), posso configurar os mapeamentos de portas para que o design esteja pronto para a placa.
Você fornece formas de onda de simulação para provar que o código funciona?
Sim. Cada trecho de código Verilog que escrevo passa por uma simulação comportamental rigorosa usando Xilinx Vivado ou ModelSim. Escrevo testbenches personalizados para verificar todas as entradas possíveis e transições de estado. Fornecerei capturas de tela de alta resolução das formas de onda da simulação como prova visual de que a lógica funciona.
O que você precisa de mim para começar meu design?
Para obter os melhores resultados, envie uma declaração clara do problema, um diagrama de blocos (se disponível), tabelas-verdade ou diagramas de estado para Máquinas de Estados Finitos (FSMs). Se for uma tarefa de laboratório acadêmico ou um projeto específico, enviar o PDF completo com os requisitos é a maneira mais rápida de começar.
