Eu vou projetar e simular seu módulo RTL em Verilog com testbench

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Riddhi

Índia

Eu falo Inglês

Engenheiro eletrônico com expertise em simulação de circuitos RTL e design de PCB

Estudante de engenharia eletrônica (Instrumentação & Controles, NSUT) com experiência prática em design RTL (Verilog: FIFO, FSM), simulação de circuitos analógicos (LTspice, QUCS — RC, Op-Amp, filtros...
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Sobre este Serviço

Vou ajudar você a projetar, depurar ou verificar módulos de lógica digital de pequeno a médio porte em Verilog, como FIFOs, FSMs, contadores, ALUs e blocos RTL similares. Vou escrever RTL limpo, sintetizável, junto com um testbench de auto-verificação no Icarus Verilog, e compartilhar capturas de tela de formas de onda (GTKWave) mostrando o comportamento funcional correto.

Indicado para: ajuda em trabalhos acadêmicos, pequenos projetos em FPGA, depuração de RTL existente que não está se comportando como esperado ou verificação do seu projeto contra uma especificação.

O que você vai receber: arquivo(s) RTL, testbench, saída de forma de onda e um breve relatório explicando o que foi verificado.

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design and simulate your verilog rtl module with testbench
Tela Inteira
design and simulate your verilog rtl module with testbench

Plataforma:

Outros

Sensores:

Outros

Especialidade:

Depuração

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testando

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Programação

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