Vou projetar rtl sintetizável e testbench systemverilog uvm

Sou engenheiro de design digital e verificação com mais de 3 anos de experiência prática em ASIC e FPGA. A maior parte do meu dia é dedicada a SystemVerilog, e uso Python e C++ para modelos de referência, scripts e ferramentas de checagem.

O que posso ajudar:

- Design de rtl em SystemVerilog e testes de auto-checagem

- Verificação de interfaces de barramento, especialmente AXI4

- Verificação de processador e RISC-V usando suítes de testes open-source

- Design e limpeza de RTL, incluindo correções de lint

- Modelos em Python para verificar o comportamento antes de comprometer-se com o RTL

- Fluxos Makefile e listas de arquivos para simulação

Ferramentas: Synopsys VCS, Cadence Xcelium, Xilinx Vivado e MATLAB/Simulink quando um modelo é necessário.

Como trabalho: envie sua especificação e RTL antes de fazer o pedido. Vou lê-los e te dizer o que posso entregar realisticamente e quanto tempo vai levar. As entregas incluem design de rtl, testbench, scripts de execução, documentação do projeto e uma breve nota sobre o que foi testado e o que não foi.