Vou fazer design e verificação de rtl usando verilog, systemverilog

Algumas informações foram traduzidas automaticamente.
Poorna

Índia

Eu falo Inglês
Sou uma engenheira freelance de VLSI com experiência em design digital, codificação RTL e verificação funcional para projetos de ASIC e FPGA. Especializo-me em desenvolvimento de hardware de ponta a p...
Saiba mais
Sobre este Serviço

Você está trabalhando em um projeto de ASIC ou FPGA e precisa de ajuda com design ou verificação de RTL?

Você está no lugar certo!


Ofereço desenvolvimento profissional de design de RTL e testbench usando Verilog/SystemVerilog para módulos de hardware do básico ao avançado. Seja você um estudante, pesquisador ou engenheiro, posso ajudar a simular, verificar e deixar seu design pronto.


Design de RTL básico e testbench

  • Módulo RTL simples (lógica de 1 nível)
  • Estrutura básica de testbench
  • Estímulo de entrada e monitoramento
  • Saída de waveform
  • Verilog/SystemVerilog
  • Até 1 módulo


Standard e Premium

Design de RTL multi-nível e testbench

  • Design hierárquico/multi-nível
  • Estrutura completa de testbench
  • Estímulo de entrada/saída e verificações
  • Geração e observação de waveform
  • Estrutura de design com código limpo e modularidade
  • Assertions básicas incluídas
Saiba mais
do rtl design and verification using verilog, systemverilog
do rtl design and verification using verilog, systemverilog
Tela Inteira
Tela Inteira
Tela Inteira
do rtl design and verification using verilog, systemverilogdo rtl design and verification using verilog, systemverilogdo rtl design and verification using verilog, systemverilogdo rtl design and verification using verilog, systemverilog

Tags relacionadas