Vou projetar e depurar verilog ou vhdl rtl com testbench

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Sou mestre em Circuitos Integrados e Sistemas com experiência prática em FPGA e design digital. Trabalho com Verilog, VHDL, C, C++ e Python para construir e depurar soluções confiáveis. Posso projetar...
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Sobre este Serviço

Posso projetar, depurar e verificar módulos RTL com código limpo e sintetizável. Seja para ajudar a corrigir erros de simulação ou construir um módulo do zero, posso te apoiar.


Serviços incluem:

Design de RTL em Verilog ou VHDL

FSM, contadores, UART, SPI básicos

Criação de testbench

Depuração de simulação

Verificação de waveform

Otimização de código


Sou mestrando em Circuitos Integrados e Sistemas com experiência prática em design digital.

Por favor, envie uma mensagem antes de fazer seu pedido para discutir claramente suas necessidades.

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Plataforma:

FPGA

Especialidade:

Otimização de SoC

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Microcontroladores

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Programação

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