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Vou desenvolver e verificar designs rtl usando verilog, systemverilog e uvm

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Osama

Paquistão

Eu falo Urdu, Pashto, Inglês
Engenheiro de FPGA e RTL com experiência prática em Xilinx Zynq RFSoCs, design de processadores RISC-V e verificação com SystemVerilog. Já criei processadores multicycle e pipeline do zero, trabalhei ...
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Sobre este Serviço

Você está procurando um engenheiro confiável para projetar, verificar ou depurar seus projetos RTL e FPGA? Você está no lugar certo.

Sou especializado em design RTL e verificação funcional usando SystemVerilog e UVM. Com experiência prática de cargos na indústria e pesquisa acadêmica, entrego trabalho de qualidade de produção, não apenas código que simula.

O que posso fazer por você:

  • Escrever e verificar designs RTL em Verilog / SystemVerilog
  • Construir testbenches UVM em camadas (driver, monitor, scoreboard, coverage)
  • Verificar interfaces SPI, UART, AXI, Wishbone
  • Implementação em FPGA usando Xilinx Vivado / Quartus
  • Análise de timing, síntese e depuração
  • Simulação usando QuestaSim ou Cadence Xcelium

Já projetei processadores RISC-V multicycle e pipeline, verifiquei núcleos SPI com ambientes UVM completos e trabalhei com Xilinx Zynq RFSoCs em sistemas RF profissionais. Atualmente, sou pesquisador afiliado na GIST University, na Coreia do Sul.

Comunicação clara, entrega no prazo e código bem documentado sempre. Me envie uma mensagem antes de fazer o pedido para que possamos discutir seus requisitos exatos.

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