Vou projetar RTL Verilog personalizado para síntese em FPGA e ASIC

Arquiteto Sênior de VLSI & FPGA | 10 anos de experiência

Pare de se contentar com RTL que só funciona na simulação. Eu entrego hardware pronto para produção e implementação de VLSI de nível empresarial como um arquiteto com doutorado que entende as limitações físicas do silício.

Áreas de competência:

• Lógica Digital: FSMs personalizados, Datapaths, controladores de memória.
• IA & DSP: Aceleradores de Redes Neurais, CORDIC, filtros de Gabor.
• Síntese de ASIC: netlists de nível de porta, otimização de PPA (<90nm).
• Design físico: Planejamento de piso, CTS, PnR, layout.
• Fluxo de FPGA: Síntese, bitstream, fechamento de timing.
• Verificação: Testbenches robustos e depuração de waveform.

Ferramentas & habilidades:

• ASIC: Cadence Genus, Innovus, Virtuoso.
• FPGA: Xilinx Vivado, Intel Quartus Prime.
• HDL/Sim: Verilog, SystemVerilog, VHDL, ModelSim.
• Open-Source: OpenLane, Magic, Xschem, Netgen.

Por que me escolher:

• Nível de Doutorado: Eu traduzo algoritmos complexos de NN e outros em silício físico.
• Confiabilidade empresarial: 5 anos projetando sistemas ADAS críticos para segurança.

Obs: Me envie uma mensagem antes de fazer seu pedido para discutir sua arquitetura e os nós tecnológicos!

• #Verilog #FPGA #ASIC #SystemVerilog #Cadence