Vou criar verilog rtl para projetos de fpga, asic e vlsi

Precisa de RTL Verilog/SystemVerilog sintetizável para um projeto de FPGA ou ASIC?

Sou pesquisador de doutorado em arquitetura VLSI com 5 anos de experiência na indústria desenvolvendo hardware de ADAS crítico para segurança na TCS. Transformo especificações e algoritmos em RTL limpo, modular e pronto para produção, otimizado para síntese, temporização e área.

Todo RTL é escrito do zero e entregue com documentação clara, suporte à verificação e práticas de codificação modular.

Projetos e Interfaces Comuns:

• Protocolos: UART, SPI, I2C, I2S
• Interconexões: Interfaces AXI4, AHB
• Lógica de Controle: FSMs personalizadas
• DSP: Filtros (Gabor, FIR), Processamento de sinais
• IA em Hardware: Aceleradores de Redes Neurais, CORDIC

Especialização Principal:

• Design RTL: Verilog & SystemVerilog
• FPGA: Xilinx Vivado (Zynq/Artix), Intel Quartus
• Fluxo ASIC: RTL sintetizável voltado para design com temporização rigorosa
• Verificação: Testbenches autoverificáveis e depuração de waveform (ModelSim/XSim)

Entregáveis:

• Código Fonte Sintetizável
• Testbench & Resultados de Simulação
• Documentação de Microarquitetura

Me envie uma mensagem antes de fazer o pedido para discutir especificações e dispositivos alvo!