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Vou implementar algoritmos de dsp em verilog rtl
Engenheiro de Design Digital e Pesquisador
Engenheiro de eletrônica orientado a resultados e arquiteto de VLSI com histórico comprovado em microarquitetura RTL e desenvolvimento de sistemas automotivos de ciclo completo. Combina pesquisa avanç...
Sobre este Serviço
Arquiteto sênior de DSP & Hardware | 10 anos de experiência
Matemática é barata em software, mas cara em hardware. Pare de desperdiçar recursos de FPGA em IP cores inchados. Eu traduzo algoritmos complexos de Processamento Digital de Sinal (DSP) em silício físico personalizado e de alta velocidade.
Como Arquiteto VLSI com doutorado com uma década de experiência, incluindo 5 anos de desenvolvimento industrial de ADAS na TCS-EISI, eu me especializo em transformar modelos matemáticos avançados em RTL otimizado. Eu projeto pipelines personalizados adaptados para restrições rígidas de Power, Performance e Area (PPA) em FPGA e ASIC.
Áreas de competência:
- CORDIC avançado: Arquiteturas de alta eficiência, incluindo implementações SAM-CORDIC com unidades de controle hardwired.
- Filtros complexos: Filtros no domínio espacial e de frequência usando aproximações bit-serial e soma de três termos para lógica Log-Gabor.
- Caminhos de dados de alta velocidade: Unidades MAC personalizadas, pipelines FFT e operações matriciais.
- Tradução: Convertendo algoritmos Python/MATLAB para Verilog/SystemVerilog com precisão de bits.
Por que me escolher: Confiabilidade do mundo real apoiada por pesquisa avançada.
NB: Me envie uma mensagem com seu modelo matemático antes de fazer o pedido!
#DSP #Verilog #FPGA #CORDIC #MATLAB
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Meu portfólio
Perguntas frequentes
Tradução automática
Você assina um NDA (Acordo de Confidencialidade)?
Sim, com certeza. Entendo que designs arquitetônicos, modelos proprietários de redes neurais e algoritmos de DSP são propriedade intelectual altamente sensível. Estou totalmente aberto a assinar um NDA antes que você compartilhe os detalhes do seu projeto.
Quais entradas você precisa de mim para começar um projeto?
Para obter os melhores resultados, preciso de um modelo matemático claro (Python, MATLAB ou Simulink), seu nó de tecnologia alvo ou família de FPGA, e suas restrições rígidas de PPA (Power, Performance, Area) ou temporização.
Você fornece o testbench ou apenas o código RTL?
Forneço testbenches robustos e autoverificáveis com todos os pacotes Standard e Premium. Não acredito em entregar RTL que não tenha sido rigorosamente verificado via depuração de waveform.
Quais ferramentas de EDA você usa para síntese e design físico?
Para fluxos de ASIC empresariais, uso ferramentas padrão da indústria (Genus para síntese, Innovus para PnR). Para alvos FPGA, forneço fluxos completos usando Xilinx Vivado e Intel Quartus Prime. Também sou altamente proficiente no ecossistema open-source OpenLane.
Você pode otimizar meu código RTL existente para atender ao temporizador?
Sim. Se seu design atual estiver falhando nas restrições de temporização ou consumindo muitos recursos, posso rearquitetar o caminho de dados, implementar pipelining ou aplicar aproximações bit-serial para otimizá-lo para seu alvo de silício específico.
Quais nós de tecnologia você suporta para síntese de ASIC?
Especializo-me em síntese e design físico para bibliotecas de tecnologia de 90nm e abaixo, garantindo netlists de nível de porta prontos para produção e realistas.
