Vou criar lógica personalizada de fpga, algoritmos de dsp e verilog rtl

Sim, com certeza. Entendo que designs arquitetônicos, modelos proprietários de redes neurais e algoritmos de DSP são propriedade intelectual altamente sensível. Estou totalmente aberto a assinar um NDA antes que você compartilhe os detalhes do seu projeto.

Para obter os melhores resultados, preciso de um modelo matemático claro (Python, MATLAB ou Simulink), seu nó de tecnologia alvo ou família de FPGA, e suas restrições rígidas de PPA (Power, Performance, Area) ou temporização.

Forneço testbenches robustos e autoverificáveis com todos os pacotes Standard e Premium. Não acredito em entregar RTL que não tenha sido rigorosamente verificado via depuração de waveform.

Para fluxos de ASIC empresariais, uso ferramentas padrão da indústria (Genus para síntese, Innovus para PnR). Para alvos FPGA, forneço fluxos completos usando Xilinx Vivado e Intel Quartus Prime. Também sou altamente proficiente no ecossistema open-source OpenLane.

Sim. Se seu design atual estiver falhando nas restrições de temporização ou consumindo muitos recursos, posso rearquitetar o caminho de dados, implementar pipelining ou aplicar aproximações bit-serial para otimizá-lo para seu alvo de silício específico.

Especializo-me em síntese e design físico para bibliotecas de tecnologia de 90nm e abaixo, garantindo netlists de nível de porta prontos para produção e realistas.