Farei projetos FPGA em Zynq ou Virtex SoC em Xilinx Vivado e SDK

Vou projetar, sintetizar e simular seu projeto de FPGA usando Verilog ou C/C++ (para HLS) com Xilinx Vivado e Vitis.

Entregarei resultados completos de simulação, arquivos de design sintetizado e um bitstream totalmente verificado pronto para implementação em FPGA.

Para projetos avançados, também fornecerei programas em C para processadores ARM, suporte ao Petalinux e implantação e testes completos em Virtex UltraScale+ SoCs.

1. Design baseado em Verilog / HLS (C/C++)
2. Simulação e síntese usando ferramentas Vivado
3. Geração de arquivo de bit (.bit) para FPGA
4. Integração de código C usando Vitis
5. Imagem Petalinux e configuração para dispositivos Zynq
6. Projeto de FPGA totalmente testado e implantável

Vamos dar vida ao seu projeto de FPGA com design, verificação e implantação profissionais!