Eu vou projetar e depurar rtl de asic usando verilog e systemverilog

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Mohamed H

Egito

Eu falo Árabe, Inglês

Engenheiro de Eletrônica e Comunicações

Sou engenheiro de Eletrônica e Comunicações, classificado em 4º lugar na minha turma, com expertise em Design Físico de ASIC e Design de IC Digital. Tenho experiência prática em implementação RTL para...
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Vou projetar, depurar e verificar módulos RTL em Verilog/SystemVerilog com testbenches e análise de simulação, entregando código limpo e sintetizável de acordo com suas necessidades.

design and debug asic rtl using verilog and systemverilog
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