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Vou escrever um testbench cocotb em Python para verificação do seu rtl
Engenheiro de Verificação RTL e Design de FPGA
Engenheiro de Design e Verificação de ASIC com mais de 3 anos de experiência na indústria em verificação RTL e fechamento de timing, incluindo um tape-out de 12nm. Ajudo equipes de hardware, startups ...
Sobre este Serviço
Eu escrevo testbenches baseados em Python com cocotb para seus designs em Verilog, SystemVerilog ou VHDL. Ele roda em simuladores gratuitos e de código aberto como Verilator, então você não paga por ferramentas.
