Vou depurar seu código SystemVerilog Verilog com explicações claras

Sou engenheiro de Verificação Digital, trabalhando na prática com SystemVerilog e UVM. Já projetei e verifiquei pessoalmente um módulo FIFO em SystemVerilog, além de vários projetos de sistemas embarcados baseados em Arduino.

Se seu código SystemVerilog/Verilog tiver um bug, não estiver sintetizando corretamente ou seu testbench não estiver se comportando como esperado, encontrarei o problema, consertarei e enviarei uma explicação clara por escrito do que estava errado e por quê, para que você realmente entenda a correção, não apenas a receba.

O que posso ajudar:

Erros de sintaxe e lógica em Verilog/SystemVerilog

Depuração de testbench

Problemas com FSM e datapath

Esclarecimento de conceitos relacionados ao seu código real

Nota: Ofereço depuração e explicações, não ghostwriting de tarefas completas, para que o trabalho continue sendo realmente seu.

Envie seu código e a descrição do erro ou problema, e eu começarei.