Vou escrever e depurar código Verilog e SystemVerilog

Sou um Engenheiro de Verificação de Design com experiência em Verilog e SystemVerilog. Posso te ajudar com codificação RTL, depuração de Verilog/SystemVerilog, desenvolvimento de testbench, simulação e verificação funcional básica.

Consigo escrever código RTL limpo e sintetizável com base nas suas necessidades e ajudar a identificar e corrigir problemas de codificação ou simulação. Também posso desenvolver ambientes de verificação básicos e assertions em SystemVerilog para checar o comportamento do RTL.

Posso trabalhar em módulos de design digital, designs RTL básicos, problemas de simulação, depuração e tarefas de verificação. Primeiro, vou entender suas necessidades e depois fornecer uma solução clara e confiável.

Por favor, compartilhe seus requisitos de projeto, especificações, código RTL/testbench existente, funcionalidade esperada, entradas, saídas, detalhes de clock/reset e quaisquer mensagens de erro antes de fazer seu pedido. Isso vai me ajudar a entender seu projeto corretamente e entregar a solução necessária.

Meu foco é em código limpo, precisão, comunicação clara e entrega no prazo. O código fonte será fornecido de acordo com o pacote escolhido.