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Eu vou projetar e verificar seu fpga em system verilog ou hls
Engenheiro de Sistemas Embarcados, FPGA e Software!
Engenheiro de FPGA e embarcados, com foco em hardware frontend. eu projeto e verifico blocos Verilog/SystemVerilog e HLS, desde módulos pequenos até aceleradores conectados por AXI e sistemas SoC comp...
Sobre este Serviço
Precisa de projeto de FPGA/front-end digital que funcione no hardware real, não apenas código que compila? Eu projeto e verifico RTL (Verilog/SystemVerilog) ou crio designs HLS que transformam C em hardware eficiente mais rápido.
O QUE EU FAÇO
RTL: FSMs, caminhos de dados, FIFOs, controladores de memória, AXI, DSP, crypto, arquiteturas de processadores avançadas (OoO, VLIW), etc. são apenas alguns deles
Verificação: testbenches SystemVerilog com asserts, formas de onda e resultados de cobertura
HLS: C/C++ para RTL no Vitis HLS, ajustado para throughput/área, reduz o tempo de design
Otimização: síntese, fechamento de timing, redução de recursos e consumo
Correções: simulações que falham, erros de síntese, violações de timing
FERRAMENTAS
Vivado, Vitis HLS, Quartus, ModelSim/Questa, Verilator, script em Python em FPGAs AMD/Xilinx e Intel
COMO FUNCIONA
1. Você envia a specification, FPGA alvo e constraints
2. Eu valido o escopo e o cronograma
3. Eu entrego em milestones com atualizações
4. Iteramos sem cobrar até o design atender à sua spec, dentro dos requisitos iniciais
5. Você recebe código-fonte limpo, comentado, testbench e resultados de simulação em um arquivo bem documentado
Não tem certeza se serve? Me manda uma mensagem antes de pedir e eu te digo com sinceridade se posso ajudar.
Plataforma:
FPGA
Perguntas frequentes
Tradução automática
Devo escolher RTL (Verilog/SystemVerilog) ou HLS?
RTL dá controle total de timing e área. HLS transforma C/C++ em hardware mais rápido, o que é bom para designs com algoritmos pesados. Me conte seus objetivos que eu recomendo a melhor opção.
Meu código e ideias ficam confidenciais?
Sim. Suas specs, código e resultados são usados apenas para seu pedido e nunca são compartilhados. Se o seu projeto for sensível, topo um NDA antes de enviar qualquer coisa.
Você trabalha com VHDL
Meu foco é Verilog/SystemVerilog e HLS, mas eu também projeto em VHDL. Se o seu projeto for baseado em VHDL, me mande os detalhes antes de pedir para vermos se eu sou a melhor opção.
Meu projeto é maior do que os pacotes do gig. E agora?
Manda suas requisitos que eu preparo uma oferta personalizada com preço fixo e prazo que combine com o escopo real, para não ter surpresas no meio do projeto. Pacotes são apenas para referência.
