Eu vou escrever systemverilog, testbenches em verilog e verificar seu design rtl

Tem RTL que precisa de uma verificação real, não só uma checagem rápida de simulação? Eu escrevo testbenches de auto-verificação e ambientes de verificação em Verilog/SystemVerilog feitos para detectar bugs, não apenas confirmar que o caminho feliz funciona.

Como eu trabalho:

Testbenches comparam automaticamente os resultados esperados, não algo que você precisa olhar manualmente em um visualizador de formas de onda. Para módulos com operações aritméticas ou de datapath pesado, faço uma verificação cruzada com um modelo de referência independente (normalmente Python) para garantir com confiança que a lógica está correta.

Trabalhos recentes:

Núcleo de CPU verificado contra uma suíte de testes funcionais padrão da indústria (todos os opcodes, modos de endereçamento, interrupções)

Acelerador de hardware verificado contra um modelo dourado em Python, 896/896 operações correspondentes

Módulos de interface/protocolo testados com loopback e injeção deliberada de erros

Posso compartilhar repositórios e resultados antes de você fazer o pedido.

Indicado para:

• RTL que precisa de um testbench independente
• Testes de cobertura e casos extremos além dos testes básicos
• Verificação de sanidade antes da síntese ou tapeout
• Projetos acadêmicos ou pessoais que exigem rigor real

Ferramentas: ModelSim/Questa, Verilator, Python, SVA/formal básico (SymbiYosys)

Não sabe qual pacote se encaixa? Envie seu RTL e comportamento esperado, ficarei feliz em ajudar a definir o escopo.