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Farei design de RTL para FPGA em verilog e verificação UVM em systemverilog
Engenheiro de FPGA para design de RTL e verificação UVM
Bem-vindo ao meu perfil de Design Digital & Verificação. Sou um engenheiro de VLSI/FPGA especializado em design de RTL front-end e verificação avançada com UVM.
Nossa expertise:
• Design de RTL: Veril...
Sobre este Serviço
Oi, eu sou um Engenheiro de Hardware Digital e Verificação. Eu projeto, otimizo e verifico arquiteturas de FPGA limpas, sintetizáveis, com base nas suas necessidades, especificações ou diagramas de blocos.
Tenho orgulho de atender clientes internacionais, equipes corporativas, startups e estudantes de todas as culturas. Seja você um engenheiro de indústria lançando um módulo de hardware ou um estudante enfrentando uma tarefa difícil de design digital, estou aqui para apoiar totalmente seu projeto com comunicação clara.
O que eu entrego:
Módulos de RTL de FPGA personalizados e núcleos de IP de hardware usando Verilog & SystemVerilog
FSMs robustos, FIFOs, contadores, temporizadores e pipelines de dados de alta velocidade
Integração completa dos protocolos AXI, AHB, APB, SPI, UART e Avalon DMA
Testbenches de verificação e simulações funcionais (Layered SV & UVM 1.2 avançado)
Ações de SystemVerilog (SVA) simultâneas e fechamento de cobertura funcional
Depuração completa de RTL, correções de sintaxe e verificação de timing
Ferramentas & Software:
Intel Quartus Prime
QuestaSim / ModelSim
Platform Designer (QSYS)
Por favor, entre em contato antes de fazer seu pedido para que possamos revisar juntos as especificações do seu projeto!
Plataforma:
FPGA
Sensores:
Som e vibração
•
Detecção de tensão
•
Camera
•
Posição
Especialidade:
Depuração
•
Otimização de SoC
•
testando
Meu portfólio
Perguntas frequentes
Tradução automática
Você aceita tarefas acadêmicas, trabalhos de laboratório universitário ou projetos personalizados de estudantes?
Sim, com certeza! Aceito e apoio tarefas de laboratório universitário, projetos de semestre e tarefas acadêmicas personalizadas de estudantes ao redor do mundo. Garanto que todas as entregas incluam código fonte limpo, bem comentado e saídas de simulação estruturadas, fáceis de seguir e apresentar.
Quais placas de FPGA e protocolos específicos você suporta?
Sou especializado no ecossistema Intel/Altera, trabalhando extensivamente com plataformas como a Terasic DE1-SoC (Cyclone V). Configuro, depuro e integro protocolos de barramento padrão da indústria, incluindo AMBA AXI, AHB, APB, SPI, UART e interfaces Avalon Memory-Mapped DMA.
Você consegue montar um ambiente de verificação completo usando UVM 1.2 do zero?
Sim. Posso arquitetar ambientes de testbench modular, baseados em classes, com UVM 1.2, incluindo agentes ativos, drivers, monitores e scoreboards de auto-verificação. Também escrevo SystemVerilog Assertions (SVA) simultâneas e gerencio distribuições de restrições para alcançar 100% de cobertura funcional.
