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Eu vou projetar módulos rtl, verilog, systemverilog para fpga e ASIC digital desi
🔧 Sou Haseeb, um engenheiro de design de hardware com expertise em design RTL, VHDL, SystemVerilog, desenvolvimento em FPGA e arquitetura RISC-V. Trabalho com FPGAs da Xilinx, Intel e Lattice usando ...
Sobre este Serviço
Precisa de RTL limpo e sintetizável para projetos de FPGA ou ASIC? Ofereço serviços profissionais de Design de RTL usando Verilog, SystemVerilog e VHDL para sistemas digitais de qualidade de produção.
Serviços Incluídos:
- Design e Codificação RTL
- Design Digital FPGA/ASIC
- Design de FSM
- Interfaces UART, SPI, I2C, AXI
- Simulação e Desenvolvimento de Testbench
- Otimização de Timing
- Prototipagem FPGA
- Depuração de RTL e Revisão de Código
- Verilog/SystemVerilog Pronto para Synthesis
Ferramentas & Plataformas:
Vivado, Quartus, ModelSim, QuestaSim, Verilator
Famílias de FPGA:
Xilinx Artix-7, Spartan, Zynq, Intel/Altera Cyclone
Todos os entregáveis incluem RTL documentado, formas de onda de simulação, arquivos fonte organizados e código verificado quanto à qualidade.
Trabalho com startups, estudantes, pesquisadores e empresas de hardware que precisam de soluções confiáveis de RTL para FPGA/ASIC.
Por favor, envie uma mensagem antes de fazer o pedido com as especificações do seu projeto, dispositivo FPGA, interfaces e requisitos de timing.
Palavras-chave: Design RTL, Verilog, SystemVerilog, FPGA, ASIC, Design Digital, Engenheiro de FPGA
Plataforma:
FPGA
Perguntas frequentes
Tradução automática
Você pode ajudar com tarefas acadêmicas ou universitárias?
Sim, posso ajudar com tarefas acadêmicas para fins de aprendizado.
Você entrega código verificado por simulação ou apenas o RTL?
Todos os pacotes incluem, no mínimo, um testbench direcionado e confirmação por forma de onda de simulação. Os pacotes Padrão e Premium incluem testbenchs com auto-verificação e saídas de passar/falhar, garantindo a correção antes mesmo de você tocar no hardware.
Tenho um design parcial que precisa de depuração ou otimização — você pode ajudar?
Sim. Depuração de RTL, resolução de problemas de synthesis e otimização de timing estão dentro do escopo. Compartilhe seu código existente e logs de síntese/simulação, e eu vou diagnosticar e corrigir os problemas. Envie uma mensagem primeiro para que eu possa revisar o escopo.
Você pode implementar protocolos de comunicação personalizados além de UART/SPI/I2C?
Sim — incluindo AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, PCIe (lógica de controlador), camadas MAC Ethernet e protocolos proprietários personalizados. Descreva a especificação do protocolo e eu o implementarei corretamente.
O RTL entregue está pronto para synthesis em fluxo de ASIC, não apenas FPGA?
Sim. Escrevo RTL independente de tecnologia que evita primitivas de FPGA, a menos que explicitamente solicitado. Para alvos de ASIC, garanto que não haja latches inferidos, estratégias corretas de reset e manejo limpo de CDC (cruzamento de domínio de clock) — pronto para ferramentas de synthesis como Synopsys DC ou Cadence Genus.
