Vou fazer verificação RTL e desenvolvimento de testbench UVM para FPGA e ASIC

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Haseeb U

Paquistão

Eu falo Urdu, Inglês
Sou formado em Engenharia Elétrica, com especialização em design de PCB, sistemas embarcados e hardware digital. Eu projeto PCBs prontas para produção no KiCad, crio esquemas e entrego arquivos comple...
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Sobre este Serviço

ENGENHEIRO DE VERIFICAÇÃO RTL | UVM · SystemVerilog · FPGA · ASIC


Seu RTL passa no lint mas falha no silicon? Bugs descobertos tarde custam 10× mais. Eu os encontro no nível do testbench antes do tapeout.


Sou um engenheiro de verificação profissional especializado em verificação funcional de designs FPGA e ASIC usando SystemVerilog e UVM. Construo ambientes de verificação que encontram bugs reais, fecham cobertura real e te dão confiança de que seu RTL está correto.


O QUE EU ENTREGUEI


Desenvolvimento de testbench UVM (agent, sequencer, driver, monitor, scoreboard)

Planejamento de testes dirigidos e de teste aleatório com restrições

Verificadores de protocolo SVA assertions, especificações de propriedade

Verificação orientada a cobertura (verificação funcional + cobertura de código)

Verificação de protocolo: UART, SPI, I2C, AXI4, APB, AHB

Integração de VIP de verificação

Simulação e depuração de waveform (ModelSim, QuestaSim, VCS, Xcelium)

Relatórios de bugs com casos de teste reproduzíveis


ME CHAME ANTES DE PEDIR

Compartilhe seu RTL, especificação de protocolo e metas de cobertura que eu confirmarei escopo e prazo.


Vamos verificar tudo certinho na primeira vez.

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Tela Inteira
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Plataforma:

FPGA

Especialidade:

Desenvolvimento de firmware

•

Depuração

+ 5

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