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Vou fazer verificação RTL e desenvolvimento de testbench UVM para FPGA e ASIC
🔧 Sou Haseeb, um engenheiro de design de hardware com expertise em design RTL, VHDL, SystemVerilog, desenvolvimento em FPGA e arquitetura RISC-V. Trabalho com FPGAs da Xilinx, Intel e Lattice usando ...
Sobre este Serviço
ENGENHEIRO DE VERIFICAÇÃO RTL | UVM · SystemVerilog · FPGA · ASIC
Seu RTL passa no lint mas falha no silicon? Bugs descobertos tarde custam 10× mais. Eu os encontro no nível do testbench antes do tapeout.
Sou um engenheiro de verificação profissional especializado em verificação funcional de designs FPGA e ASIC usando SystemVerilog e UVM. Construo ambientes de verificação que encontram bugs reais, fecham cobertura real e te dão confiança de que seu RTL está correto.
O QUE EU ENTREGUEI
Desenvolvimento de testbench UVM (agent, sequencer, driver, monitor, scoreboard)
Planejamento de testes dirigidos e de teste aleatório com restrições
Verificadores de protocolo SVA assertions, especificações de propriedade
Verificação orientada a cobertura (verificação funcional + cobertura de código)
Verificação de protocolo: UART, SPI, I2C, AXI4, APB, AHB
Integração de VIP de verificação
Simulação e depuração de waveform (ModelSim, QuestaSim, VCS, Xcelium)
Relatórios de bugs com casos de teste reproduzíveis
ME CHAME ANTES DE PEDIR
Compartilhe seu RTL, especificação de protocolo e metas de cobertura que eu confirmarei escopo e prazo.
Vamos verificar tudo certinho na primeira vez.
Plataforma:
FPGA
Perguntas frequentes
Tradução automática
Você escreve ambientes UVM completos ou apenas testbenches independentes?
Ambos. O pacote básico inclui um testbench SystemVerilog dirigido. Os pacotes Padrão e Premium entregam um ambiente UVM completo em camadas — agente UVM (sequencer, driver, monitor), scoreboard, modelo de referência e sequências de teste reutilizáveis. O ambiente é estruturado para ser expandido pela sua equipe posteriormente.
Quais simuladores você suporta?
Trabalho com ModelSim, QuestaSim, Synopsys VCS. Basta me informar qual simulador sua equipe usa e eu garanto que o testbench compila e roda de forma limpa nesse ambiente — incluindo as flags de compilação corretas e fluxo de script.
Você consegue verificar protocolos personalizados ou proprietários além de UART/SPI/I2C/AXI?
Sim. Posso criar um agente UVM específico para qualquer interface personalizada, desde que tenha um documento de especificação ou waveform. Para protocolos padrão (AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, AMBA), posso usar ou configurar VIPs existentes ou criar um agente leve personalizado, de acordo com seu orçamento.
Tenho uma simulação que falha, mas não sei onde está o bug. Você consegue depurá-la?
Com certeza. Compartilhe seu RTL, testbench, log do simulador e qualquer dump de waveform que tenha falhado (.vcd/.fsdb). Eu identificarei a causa do problema, se é um bug no RTL, problema no testbench ou incompatibilidade de timing/interface, e entregarei um relatório claro com uma recomendação de correção ou código ajustado.
