Vou depurar e corrigir seu design de FPGA em verilog, vhdl ou systemverilog

Posso debugar RTL em Verilog, VHDL e SystemVerilog para sistemas digitais baseados em FPGA, incluindo módulos personalizados, FSMs, datapaths, interfaces, lógica de controle e projetos RTL maiores.

Sim. Você pode fornecer seu RTL existente, testbench, restrições, arquivos do projeto, resultados de simulação, relatórios de síntese ou mensagens de erro. Vou analisar as informações disponíveis e identificar a causa provável.

Sim. Posso analisar o comportamento do testbench e os waveforms de simulação, identificar problemas no RTL ou no testbench, corrigir o projeto e verificar o comportamento ajustado.

Sim. Posso investigar erros de síntese, avisos, problemas de hardware inferidos, construções não suportadas e outros problemas de RTL que afetam a síntese.

Sim. Posso analisar relatórios de timing, identificar caminhos críticos e causas comuns relacionadas ao RTL, e otimizar o projeto quando necessário. A real conclusão do timing depende do dispositivo FPGA, restrições, arquitetura e do projeto como um todo.

Sim. Posso trabalhar com projetos FPGA usando ferramentas como Xilinx/AMD Vivado e Intel Quartus, dependendo do projeto e dos arquivos disponíveis.

Sim, quando os arquivos do projeto, informações da placa, restrições, logs, waveforms e evidências de hardware estiverem disponíveis. Se for necessário acesso físico à placa, também posso fornecer uma abordagem estruturada de debugging e orientações de implementação.

Para problemas simples e bem definidos, você pode fazer o pedido diretamente. Para projetos maiores, problemas interativos ou debugging específico de hardware, entre em contato primeiro para que eu possa revisar o escopo e recomendar o pacote adequado.