Vou desenvolver designs FPGA HLS usando C, CPP e Vitis HLS

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Paquistão

Eu falo Urdu, Inglês, Francês, Hindi

59 pedidos finalizados

Desenvolvedor de FPGA e IA com 8 anos de experiência em Verilog, VHDL, HLS

Sou engenheiro de FPGA e hardware digital com mais de 8 anos de experiência prática em design RTL, depuração, verificação, otimização e aceleração de hardware. Trabalho com Verilog, VHDL, SystemVeril...

Nível 1

Atendeu a determinados critérios de desempenho e demonstra forte potencial no marketplace.

Sobre este Serviço

Precisa acelerar seu algoritmo em C/C++ em um FPGA?


Vou desenvolver e otimizar designs FPGA HLS usando C/C++ e Vitis HLS, convertendo seu algoritmo em hardware eficiente e sintetizável.


Posso ajudar com:

  • Desenvolvimento de C/C++ para FPGA HLS
  • Criação de projetos Vitis HLS
  • Desenvolvimento de IP HLS
  • Simulação em C & co-simulação C/RTL
  • Interfaces AXI e integração de hardware
  • Pipelining de loops & unrolling
  • Otimização de fluxo de dados
  • Otimização de latência e recursos
  • Algoritmos DSP e processamento de sinais
  • Aceleradores de imagem/processamento de dados
  • Depuração e problemas de síntese em HLS
  • Aceleração Zynq/ZynqMP FPGA


Meu objetivo não é apenas fazer seu código HLS sintetizar. Eu foco em criar hardware confiável e eficiente com um equilíbrio prático entre desempenho, latência e recursos do FPGA.


Ferramentas: Vitis HLS, Vivado, C/C++, Verilog/VHDL e fluxos de trabalho de desenvolvimento FPGA.


Tem um algoritmo ou código C/C++ existente que quer acelerar? Envie os detalhes antes de pedir para que eu possa recomendar o pacote adequado.

Plataforma:

FPGA

Sensores:

Temperatura

Acelerômetro

Ultrassônico

Microfone

Especialidade:

Desenvolvimento de firmware

RTOS

Depuração

Meu portfólio

Outros serviços de Engenharia Eletrônica que eu ofereço