Vou fazer implementação de verilog vhdl em fpga soc

Você está procurando um engenheiro profissional de FPGA/ASIC para projetos de Verilog, SystemVerilog, design RTL, desenvolvimento de FPGA ou lógica digital?

Sou um Engenheiro Sênior de ASIC com mais de 6 anos de experiência na indústria em design de FPGA e ASIC, desenvolvimento RTL, integração de SoC, STA, fechamento de timing, CDC/RDC, SDC e verificação. Tenho experiência com Vivado, Quartus, Xilinx ISE, e já completei mais de 500 projetos de implementações de nível industrial.

Serviços:

1. Design RTL em Verilog/SystemVerilog
2. Desenvolvimento de FPGA (Vivado/Quartus)
3. Design de ASIC RTL & IP
4. Testbench & Verificação
5. Design de FSM
6. UART, SPI, I2C, AXI, AHB, APB
7. Síntese & Restrições de timing
8. Suporte a STA, CDC/RDC
9. Automação com Tcl/Python

Experiência em projetos:

1. Stopwatch, Clock, Timer
2. Elevador, Máquina de lavar, Máquina de venda automática
3. UART, SPI, I2C
4. Mecanismo de criptografia AES
5. Processadores RISC-V & MIPS
6. FIFO
7. Interfaces SRAM/Flash
8. Designs de DSP & processamento de sinais

Por que me escolher?

1. Mais de 500 projetos bem-sucedidos
2. Test bench
3. Demonstração de hardware
4. RTL limpo e sintetizável
5. Entrega rápida
6. Documentação detalhada
7. Suporte pós-entrega

Entre em contato antes de fazer seu pedido para discutir suas necessidades.