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Vou projetar módulos RTL FPGA em verilog e systemverilog
Oi, sou Fahad Ahmad, engenheiro elétrico com especialização em codificação Verilog, conversão de MATLAB/Python para Verilog e implementação em FPGA. Entrego soluções precisas e de alta qualidade em de...
Sobre este Serviço
Precisa de um Verilog/SystemVerilog RTL limpo, sintetizável e que realmente funcione no hardware, não apenas simule?
Sou engenheiro elétrico especializado em Design de IC Digital, atualmente treinando em fluxos avançados de ASIC/RTL. Projetei e validei um SoC RISC-V completo (núcleo pipelined RV32I de 5 estágios com previsão de desvio) em um FPGA Xilinx Artix-7, atingindo fechamento total de timing sem violações de setup/hold em cerca de 76.000 pontos finais.
O QUE EU CONSTRUO:
FSMs, contadores, MUXes, ALUs
Interfaces UART, SPI, I2C
FIFOs, controladores de memória, arbiters
Datapaths pipelined e unidades de controle
Projetos seguros para CDC
Lógica personalizada conforme sua especificação
O QUE VOCÊ RECEBE:
RTL limpo, comentado e sintetizável
Formas de onda de simulação que comprovam a correção
Arquivos prontos para Vivado, ISE, ModelSim, Quartus
Explicação clara do projeto
FERRAMENTAS: Xilinx Vivado, Xilinx ISE, ModelSim, Intel Quartus Prime
De um módulo único a um datapath/controlador completo, vou projetá-lo de forma correta, sintetizável e legível.
Envie sua especificação antes de pedir, assim posso confirmar o escopo e o prazo.
Plataforma:
FPGA
Perguntas frequentes
Tradução automática
Você fornece um testbench com o pacote Básico?
O pacote Básico inclui capturas de tela de formas de onda de simulação para provar a funcionalidade, mas um arquivo de testbench formal é incluído a partir do pacote Padrão. Me avise se desejar adicionar um testbench ao Básico como uma oferta personalizada.
Quais ferramentas você usa?
Xilinx Vivado, Xilinx ISE, ModelSim e Intel Quartus Prime. Entregarei arquivos compatíveis com a ferramenta que você estiver usando, basta me informar com antecedência.
Você pode direcionar uma placa FPGA específica (Artix-7, Nexys A7, etc.)?
Sim. Já trabalhei diretamente com placas Xilinx Artix-7 e Nexys A7. Se precisar de restrições específicas da placa (arquivos XDC/UCF) ou geração de bitstream, adicione a extra de síntese do Vivado ou me envie uma mensagem primeiro.
Tenho apenas uma ideia geral, não uma especificação completa, ainda assim pode ajudar?
Sim, envie uma mensagem antes de pedir. Vou ajudar a transformar sua ideia em uma especificação clara do módulo, para que alinhamos o escopo antes de começar o trabalho.
Você também faz verificação de SystemVerilog (UVM, randomizado com restrições)?
Sim, essa é uma gig separada no meu perfil, focada especificamente em verificação/UVM — confira minha lista de gigs. Essa gig é para design RTL; a gig de verificação é para testbenches e verificação baseada em cobertura.
E se meu projeto não atender ao timing após a síntese?
Se você pedir o pacote Premium ou o adicional de síntese, vou iterar no projeto para ajudar a resolver violações de timing dentro do escopo de revisões.
