Vou desenvolver designs em verilog rtl para fpga e projetos de lógica digital
Engenheiro de FPGA, Verilog, PCB e Sistemas Embarcados
Sobre este Serviço
Precisa de alguém que possa cuidar do seu projeto de FPGA, Verilog, SystemVerilog ou lógica digital corretamente na primeira vez?
Sou especializado em desenvolvimento de hardware, programação FPGA e criação de IP core usando Verilog e SystemVerilog. Este serviço cobre construção, implementação e testes de soluções baseadas em FPGA, desde lógica digital básica até processadores RISC e IP cores personalizados.
Trabalho de forma prática com placas FPGA Arty A7, Nexys A7 e Zybo e posso implementar seu projeto diretamente nessas plataformas. Isso inclui transformar sua especificação em RTL, desenvolver e integrar IP cores, depurar funcionalidades, realizar análise de simulação e escrever Arquivos de Restrições de Usuário (UCF) para sua placa alvo.
Serviços que ofereço:
- Codificação de portas lógicas
- Diagramas de temporização
- Esquemas de blocos
- Máquinas de estados finitos (FSMs)
- Máquinas de estados aritméticos (ASMs)
- Tabelas-verdade
- Testbenches
- Implementação RTL
- Construção de processadores RISC
- Desenvolvimento de IP cores personalizados
- Arquivos de Restrições de Usuário (UCF)
Ferramentas que uso:
- Vivado
- ModelSim
- Xilinx ISE
- Logisim
- MATLAB
Envie uma mensagem com seus requisitos ou a planilha de tarefas antes de fazer o pedido, assim posso confirmar o escopo e o prazo para evitar surpresas.
Meu portfólio
Outros serviços de Engenharia Eletrônica que eu ofereço
Perguntas frequentes
Tradução automática
Você consegue trabalhar com minha placa de FPGA específica (Arty A7, Nexys A7, Zybo, Basys, DE10, etc.)?
Sim. Envie sua placa e eu confirmarei a compatibilidade antes de você fazer o pedido. Se apenas simulação (sem teste físico na placa) for suficiente para sua tarefa, também é uma opção, o que torna tudo mais rápido e barato.
Você consegue depurar ou corrigir o código que já escrevi, ao invés de escrever do zero?
Sim, posso revisar e depurar código Verilog/SystemVerilog existente. Envie primeiro para que eu possa confirmar o escopo e fazer um orçamento, pois depuração de código existente tem preço diferente de uma construção nova.
Você vai explicar o código para mim, ou preciso entender sozinho para uma viva/demonstração?
Eu escrevo código limpo e comentado por padrão. Se precisar passar por ele ou defender ao vivo (viva, demonstração, preparação para entrevista), isso está incluído no meu pacote Premium, que também oferece uma explicação gravada curta ou envie uma mensagem que podemos combinar separadamente.

