Vou escrever, depurar e simular RTL de verilog e systemverilog usando questasim e vivado

Procurando por design, depuração ou simulação confiável de RTL em Verilog/SystemVerilog?

Eu ofereço desenvolvimento de RTL baseado em simulação usando QuestaSim, Vivado e WaveDrom. Posso ajudar com lógica combinacional e sequencial, FSMs, multiplexadores, codificadores, decodificadores, registradores, contadores, comparadores, somadores, ALUs básicas, desenvolvimento de testbench, depuração de RTL, análise de formas de onda, configuração de projetos Vivado, elaboração de RTL, síntese, esquemas de RTL, relatórios de utilização de recursos e integração básica de restrições XDC (quando fornecidas).

Você receberá:

Código fonte de RTL limpo e comentado

Testbench completo

Formas de onda de simulação

Arquivos do projeto Vivado e síntese (Padrão/Premium)

Diagramas de temporização WaveDrom (quando incluídos)

Documentação em PDF

Arquivos de projeto organizados

Por favor, entre em contato comigo antes de fazer o pedido com os requisitos do seu projeto para que eu possa confirmar se estão dentro do meu escopo.

Nota: Este serviço foca apenas em design, simulação e síntese de RTL. Programação física de FPGA, testes em placa, implementação avançada e fechamento de temporização não estão incluídos.