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Farei verificação RTL, testbench UVM, cobertura funcional para ASIC e FPGA
Codificação RTL, depuração e design FPGA com Vivado
Oi! Sou engenheiro de design RTL com mais de 2 anos de experiência em Verilog, SystemVerilog, SVA e desenvolvimento de FPGA usando Vivado.
Sou especializado em escrever RTL limpo e otimizado e Asserti...
Sobre este Serviço
Ofereço serviços de verificação de alta qualidade baseados em SystemVerilog e UVM para designs digitais. Com mais de 2 anos de experiência prática em design e verificação de hardware, foco em criar testbenches confiáveis e escaláveis para garantir que seu projeto funcione corretamente em todas as condições.
Meus serviços incluem criar testbenches UVM, escrever casos de teste direcionados e de teste aleatório restrito, cobertura funcional, assertions, depuração de falhas na simulação e melhoria na conclusão da verificação. Posso trabalhar com ferramentas padrão da indústria, bem como ambientes open-source, dependendo das necessidades do seu projeto.
Utilizo plataformas como EDA Playground para prototipagem rápida e validação, e também posso apoiar fluxos de verificação usando ferramentas como Vivado para designs baseados em FPGA. Minha abordagem é prática e orientada a resultados, garantindo uma depuração mais rápida e cobertura eficiente.
Seja para verificar um módulo, depurar problemas ou construir um ambiente completo de verificação do zero, posso te apoiar com comunicação clara e entrega pontual.
Vamos tornar seu projeto robusto e pronto para verificação.
Plataforma:
FPGA
Especialidade:
Depuração
•
Otimização de SoC
•
Programação
Perguntas frequentes
Tradução automática
O que você precisa de mim para começar?
Seus arquivos de design RTL, uma breve descrição do que o módulo faz e qualquer especificação de protocolo ou interface, se disponível. Se você tiver apenas uma ideia geral, envie uma mensagem primeiro e podemos definir o escopo juntos.
Você consegue trabalhar sem ferramentas EDA pagas?
Sim. Uso o EDA Playground, que é totalmente gratuito e open source. Você não precisa fornecer ou comprar licença de ferramenta para trabalhar comigo.
Você consegue fazer verificação UVM para designs de FPGA?
Sim. Apoio fluxos de verificação baseados em UVM usando Vivado, assim desenvolvedores de FPGA podem obter a mesma qualidade de testbench estruturado que em projetos de ASIC.
O que conta como uma revisão?
Uma revisão significa ajustar ou corrigir o trabalho entregue com base no escopo original acordado. Adicionar novos módulos, sinais ou recursos após a entrega é considerado um novo serviço.
Sou estudante. Este serviço é adequado para mim?
Sim. Costumo ajudar estudantes com projetos de curso e designs de final de curso. Envie uma mensagem com os requisitos da sua tarefa e eu sugerirei o pacote mais adequado.
