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Eu vou projetar sistemas FPGA e soc para processamento de imagem, vídeo e dsp
Engenheiro de FPGA, SoC, ASIC e RTL, especialista em Verilog, SystemVerilog, Vivado, IA e ML
Sou engenheiro eletrônico formado, especializado em design de FPGA, desde o conceito RTL até o bitstream final. Faço design em Verilog e SystemVerilog, realizo verificação funcional e implemento desig...
Sobre este Serviço
Engenheiro de Design Eletrônico com expertise em Engenheiro de Design FPGA, design RTL em Verilog/SystemVerilog, verificação e implementação usando as ferramentas Vivado, Vitis e SDK.
Entrego soluções de FPGA limpas, bem documentadas e para design digital, integração de SoC e implantação de IA/ML em dispositivos edge.
Do conceito ao bitstream, cuido de todo o ciclo de design com precisão
e entrega pontual.
Multilíngue (inglês, urdu, árabe, francês, alemão) pronto para trabalhar com
clientes ao redor do mundo.
Vamos criar algo poderoso. Me envie uma mensagem hoje.
Perguntas frequentes
Tradução automática
Quais placas FPGA e plataformas você suporta?
Suporto Xilinx/AMD (Artix-7, Zynq, Spartan-6/7), Intel/Altera (Cyclone IV/V, Arria, Stratix) e Lattice (ECP5, iCE40). Se você tiver uma placa diferente, envie uma mensagem primeiro e confirmarei a compatibilidade.
Você fornece resultados de simulação e formas de onda?
Sim. Todos os pacotes Standard e Premium incluem capturas de tela de formas de onda de simulação e um breve relatório de verificação como prova de que o design está totalmente funcional antes da entrega.
Você consegue trabalhar a partir de um diagrama de blocos, especificação ou ideia geral?
Com certeza. Você pode compartilhar um diagrama de blocos, uma especificação escrita, uma referência de folha de dados ou até uma descrição geral do que precisa. Eu vou traduzi-lo em código RTL limpo e funcional.
Quais arquivos receberei após a conclusão do projeto?
Você receberá todos os arquivos fonte (.v ou .sv), arquivos de restrição (.xdc), banco de testes de simulação, capturas de tela de formas de onda, relatórios de síntese e implementação, além de um arquivo readme explicando o design.
