Eu vou implementar e depurar designs de FPGA em vhdl, sv ou verilog

Programação de FPGA e Design RTL (VHDL / Verilog / SystemVerilog)

Se você precisa de ajuda com desenvolvimento de FPGA, design RTL, simulação/verificação ou bring-up/depuração, você está no lugar certo.

Sou um Engenheiro de FPGA/RTL com experiência na indústria entregando hardware digital para 5G NR (PHY High/Low) e RTL de aceleradores baseados em RISC-V. Meu trabalho inclui design RTL, simulação, otimização de STA/timing, integração de SoC/IP e bring-up de sistema/plataforma em projetos do mundo real.

Serviços Oferecidos

• Design e implementação RTL (VHDL / Verilog / SystemVerilog)
• Criação de testbench + simulação RTL (ModelSim / Cadence Xcelium)
• Depuração e verificação de funcionalidade (formas de onda, logs, verificações)
• Prototipagem e integração de FPGA usando Xilinx Vivado (configuração de projeto, suporte ao bitstream)
• Otimização de timing / correções baseadas em STA

Documentação e Entrega

• RTL limpo e comentado
• Scripts/resultados de simulação
• Notas de integração (e orientações de constraints quando necessário)

Por favor, envie uma mensagem antes de fazer seu pedido. Vou revisar seus requisitos e sugerir o melhor pacote/escopo (consulta gratuita).