Vou criar um projeto de sistema digital e fazer verificação rtl em systemverilog

Você está procurando um engenheiro confiável para projetar, verificar ou depurar seus sistemas digitais? Você encontrou a pessoa certa.

Sou formado em Engenharia da Computação, com experiência prática em design RTL, verificação funcional e verificação formal usando ferramentas padrão da indústria.

O que eu ofereço:

Verificação Funcional

• Desenvolvimento de testbench usando SystemVerilog
• Verificação baseada em interface, clocking block e fork-join
• Verificação orientada por cobertura: blocos, expressões, toggle e covergroups
• Simulação usando Cadence Xcelium e Questa

Design RTL / FPGA

• Design HDL e implementação em Basys 3, Spartan 3A
• DSP e processamento de sinais em FPGA (processamento de áudio, XADC, PWM)
• Integração de protocolos de comunicação como I2C, SPI e outros

Por que trabalhar comigo?

• Especialização de nível de graduação em metodologia de verificação
• Experiência real em projetos encontrando bugs de design em módulos compatíveis com protocolos
• Comunicação clara e entrega pontual
• Experiência em suporte técnico, o que significa que entendo exatamente as necessidades do cliente

Envie uma mensagem antes de fazer seu pedido para que eu possa confirmar se sou a pessoa certa para seu projeto.